Pełne wyjaśnienie procesu produkcji chipów (2/2): od płytki po pakowanie i testowanie

Produkcja każdego produktu półprzewodnikowego wymaga setek procesów, a cały proces produkcyjny jest podzielony na osiem etapów:obróbka płytek - utlenianie - fotolitografia - trawienie - osadzanie cienkich warstw - łączenie wzajemne - testowanie - pakowanie.

Krok 5: Osadzanie cienkiej warstwy

Aby stworzyć mikrourządzenia wewnątrz chipa, musimy w sposób ciągły nakładać warstwy cienkich warstw i usuwać nadmiar części poprzez trawienie, a także dodawać pewne materiały w celu oddzielenia różnych urządzeń. Każdy tranzystor lub komórka pamięci jest budowana krok po kroku w ramach powyższego procesu. „Cienka folia”, o której tu mówimy, odnosi się do „folii” o grubości mniejszej niż 1 mikron (μm, jedna milionowa metra), której nie można wytworzyć zwykłymi metodami obróbki mechanicznej. Proces umieszczania folii zawierającej wymagane jednostki molekularne lub atomowe na płytce nazywa się „osadzaniem”.

Aby utworzyć wielowarstwową strukturę półprzewodnikową należy najpierw wykonać stos urządzeń, czyli ułożyć na przemian na powierzchni płytki wiele warstw cienkich folii metalowych (przewodzących) i folii dielektrycznych (izolacyjnych), a następnie usunąć nadmiar części poddawane wielokrotnym procesom trawienia w celu utworzenia trójwymiarowej struktury. Techniki, które można zastosować w procesach osadzania, obejmują chemiczne osadzanie z fazy gazowej (CVD), osadzanie warstw atomowych (ALD) i fizyczne osadzanie z fazy gazowej (PVD), a metody wykorzystujące te techniki można podzielić na osadzanie na sucho i na mokro.

Chemiczne osadzanie z fazy gazowej (CVD)

Podczas chemicznego osadzania z fazy gazowej gazy prekursorowe reagują w komorze reakcyjnej, tworząc cienką warstwę przyczepioną do powierzchni płytki i produkty uboczne, które są wypompowywane z komory. Chemiczne osadzanie z fazy gazowej wspomagane plazmą wykorzystuje plazmę do wytwarzania gazów reagentów. Metoda ta obniża temperaturę reakcji, dzięki czemu idealnie nadaje się do konstrukcji wrażliwych na temperaturę. Stosowanie plazmy może również zmniejszyć liczbę osadów, często skutkując wyższą jakością folii.

Osadzanie warstwy atomowej (ALD)

Osadzanie warstwy atomowej tworzy cienkie filmy poprzez osadzanie tylko kilku warstw atomowych na raz. Kluczem do tej metody jest cykliczne wykonywanie niezależnych kroków w określonej kolejności i utrzymanie dobrej kontroli. Pierwszym krokiem jest powlekanie powierzchni płytki prekursorem, a następnie wprowadza się różne gazy, które reagują z prekursorem, tworząc pożądaną substancję na powierzchni płytki.

Fizyczne osadzanie z fazy gazowej (PVD)

Jak sama nazwa wskazuje, fizyczne osadzanie z fazy gazowej odnosi się do tworzenia cienkich warstw za pomocą środków fizycznych. Rozpylanie to metoda fizycznego osadzania z fazy gazowej, która wykorzystuje plazmę argonową do rozpylania atomów z celu i osadzania ich na powierzchni płytki w celu utworzenia cienkiej warstwy. W niektórych przypadkach osadzoną folię można poddać obróbce i ulepszyć za pomocą technik takich jak obróbka cieplna ultrafioletem (UVTP).

Krok 6: Wzajemne połączenie

Przewodnictwo półprzewodników występuje pomiędzy przewodnikami i nieprzewodnikami (tj. izolatorami), co pozwala nam w pełni kontrolować przepływ prądu. W procesach litografii, trawienia i osadzania na bazie płytek można zbudować komponenty takie jak tranzystory, ale muszą one zostać połączone, aby umożliwić przesyłanie i odbiór mocy i sygnałów.

Metale są używane do łączenia obwodów ze względu na ich przewodność. Metale stosowane w półprzewodnikach muszą spełniać następujące warunki:

· Niska rezystancja: Ponieważ obwody metalowe muszą przepuszczać prąd, metale w nich zawarte powinny mieć niską rezystancję.

· Stabilność termochemiczna: Właściwości materiałów metalowych muszą pozostać niezmienione podczas procesu łączenia metali.

· Wysoka niezawodność: W miarę rozwoju technologii obwodów scalonych nawet niewielkie ilości metalowych materiałów łączących muszą charakteryzować się wystarczającą trwałością.

· Koszt produkcji: Nawet jeśli zostaną spełnione trzy pierwsze warunki, koszt materiału jest zbyt wysoki, aby sprostać potrzebom masowej produkcji.

W procesie łączenia wykorzystywane są głównie dwa materiały: aluminium i miedź.

Proces łączenia aluminium

Proces łączenia aluminium rozpoczyna się od osadzania aluminium, nałożenia fotomaski, naświetlenia i wywołania, po którym następuje trawienie w celu selektywnego usunięcia nadmiaru aluminium i fotomaski przed wejściem do procesu utleniania. Po wykonaniu powyższych etapów procesy fotolitografii, trawienia i osadzania są powtarzane aż do zakończenia połączenia.

Oprócz doskonałej przewodności aluminium jest również łatwe do fotolitografii, trawienia i osadzania. Ponadto ma niski koszt i dobrą przyczepność do warstwy tlenkowej. Jego wadą jest to, że łatwo ulega korozji i ma niską temperaturę topnienia. Ponadto, aby zapobiec reakcji aluminium z krzemem i powodowaniu problemów z połączeniem, należy dodać osady metalu, aby oddzielić aluminium od płytki. Złoże to nazywane jest „metalem barierowym”.

Obwody aluminiowe powstają w wyniku osadzania. Po wejściu płytki do komory próżniowej cienka warstwa utworzona z cząstek aluminium przylgnie do płytki. Proces ten nazywany jest „osadzaniem z fazy gazowej (VD)” i obejmuje chemiczne osadzanie z fazy gazowej i fizyczne osadzanie z fazy gazowej.

Proces łączenia miedzi

W miarę jak procesy półprzewodnikowe stają się coraz bardziej wyrafinowane, a rozmiary urządzeń maleją, prędkość połączenia i właściwości elektryczne obwodów aluminiowych nie są już odpowiednie i potrzebne są nowe przewodniki, które spełniają zarówno wymagania dotyczące rozmiaru, jak i kosztów. Pierwszym powodem, dla którego miedź może zastąpić aluminium, jest to, że ma niższą rezystancję, co pozwala na szybsze połączenie urządzeń. Miedź jest również bardziej niezawodna, ponieważ jest bardziej odporna na elektromigrację, ruch jonów metali podczas przepływu prądu przez metal, niż aluminium.

Jednakże miedź nie tworzy łatwo związków, co utrudnia odparowanie i usunięcie z powierzchni płytki. Aby rozwiązać ten problem, zamiast trawić miedź, osadzamy i trawimy materiały dielektryczne, które w razie potrzeby tworzą wzory metalowych linii składające się z rowków i przelotek, a następnie wypełniamy wyżej wymienione „wzory” miedzią, aby uzyskać wzajemne połączenie, w procesie zwanym „damasceńskim”. .

W miarę jak atomy miedzi w dalszym ciągu dyfundują do dielektryka, jego izolacja zmniejsza się i tworzy warstwę barierową, która blokuje atomy miedzi przed dalszą dyfuzją. Następnie na warstwie barierowej tworzy się cienka warstwa nasion miedzi. Ten etap pozwala na galwanizację, czyli wypełnianie miedzią wzorów o wysokich proporcjach. Po napełnieniu nadmiar miedzi można usunąć poprzez chemiczne polerowanie mechaniczne metalu (CMP). Po zakończeniu można osadzić warstwę tlenku, a nadmiar folii można usunąć za pomocą procesów fotolitografii i trawienia. Powyższy proces należy powtarzać aż do zakończenia połączenia miedzianego.

Z powyższego porównania widać, że różnica między połączeniami miedzianymi i połączeniami aluminiowymi polega na tym, że nadmiar miedzi jest usuwany za pomocą metalowego CMP, a nie trawienia.

Krok 7: Testowanie

Głównym celem testu jest sprawdzenie, czy jakość chipa półprzewodnikowego spełnia określoną normę, aby wyeliminować wadliwe produkty i poprawić niezawodność chipa. Ponadto przetestowane wadliwe produkty nie zostaną poddane etapowi pakowania, co pomaga zaoszczędzić koszty i czas. Elektroniczne sortowanie matrycowe (EDS) to metoda testowania płytek.

EDS to proces weryfikujący właściwości elektryczne każdego chipa w stanie płytki, a tym samym poprawiający wydajność półprzewodników. EDS można podzielić na pięć etapów w następujący sposób:

01 Monitorowanie parametrów elektrycznych (EPM)

EPM to pierwszy krok w testowaniu chipów półprzewodnikowych. Na tym etapie zostanie przetestowane każde urządzenie (w tym tranzystory, kondensatory i diody) wymagane w półprzewodnikowych układach scalonych, aby upewnić się, że ich parametry elektryczne spełniają standardy. Główną funkcją EPM jest dostarczanie zmierzonych danych dotyczących charakterystyki elektrycznej, które zostaną wykorzystane do poprawy wydajności procesów produkcyjnych półprzewodników i wydajności produktu (a nie do wykrywania wadliwych produktów).

02 Test starzenia się wafla

Wskaźnik defektów półprzewodników wynika z dwóch aspektów, a mianowicie wskaźnika defektów produkcyjnych (wyższy na wczesnym etapie) oraz wskaźnika defektów w całym cyklu życia. Test starzenia płytki polega na badaniu płytki w określonej temperaturze i napięciu AC/DC w celu wykrycia produktów, które mogą mieć wady na wczesnym etapie, czyli poprawy niezawodności produktu końcowego poprzez wykrycie potencjalnych wad.

03 Wykrywanie

Po zakończeniu testu starzenia chip półprzewodnikowy należy podłączyć do urządzenia testowego za pomocą karty sondy, a następnie można przeprowadzić testy temperatury, prędkości i ruchu płytki w celu sprawdzenia odpowiednich funkcji półprzewodnika. W tabeli znajduje się opis poszczególnych etapów testu.

04 Naprawa

Naprawa jest najważniejszym etapem testu, ponieważ niektóre wadliwe chipy można naprawić poprzez wymianę problematycznych komponentów.

05 Kropkowanie

Chipy, które nie przeszły testu elektrycznego, zostały uporządkowane w poprzednich krokach, ale nadal należy je oznaczyć, aby je rozróżnić. W przeszłości musieliśmy oznaczać wadliwe chipy specjalnym tuszem, aby można było je rozpoznać gołym okiem, ale teraz system automatycznie sortuje je według wartości danych testowych.

Krok 8: Pakowanie

Po kilku poprzednich procesach wafel utworzy kwadratowe chipy o jednakowej wielkości (znane również jako „pojedyncze chipy”). Następną rzeczą do zrobienia jest uzyskanie pojedynczych wiórów poprzez cięcie. Nowo pocięte wióry są bardzo delikatne i nie mogą wymieniać sygnałów elektrycznych, dlatego należy je przetwarzać osobno. Proces ten to pakowanie, które obejmuje utworzenie powłoki ochronnej na zewnątrz chipa półprzewodnikowego i umożliwienie im wymiany sygnałów elektrycznych z otoczeniem. Cały proces pakowania jest podzielony na pięć etapów, a mianowicie cięcie płytek, mocowanie pojedynczych wiórów, łączenie, formowanie i testowanie pakowania.

01 Cięcie płytek

Aby wyciąć z wafla niezliczoną ilość gęsto ułożonych wiórów, należy najpierw dokładnie „zeszlifować” tył wafla, aż jego grubość będzie odpowiadać potrzebom procesu pakowania. Po szlifowaniu możemy ciąć wzdłuż linii rysy na płytce, aż do oddzielenia chipa półprzewodnikowego.

Istnieją trzy rodzaje technologii cięcia płytek: cięcie ostrzami, cięcie laserem i cięcie plazmą. Cięcie w kostkę polega na użyciu tarczy diamentowej do przecięcia płytki, która jest podatna na ciepło powstałe w wyniku tarcia i zanieczyszczenia, a tym samym może uszkodzić płytkę. Cięcie laserowe charakteryzuje się większą precyzją i z łatwością radzi sobie z płytkami o małej grubości lub z małymi odstępami między liniami trasowania. Cięcie plazmowe wykorzystuje zasadę trawienia plazmowego, dlatego też technologię tę można zastosować także wtedy, gdy odstępy między liniami rysowania są bardzo małe.

02 Przystawka do pojedynczego wafla

Po oddzieleniu wszystkich wiórów od płytki należy przymocować poszczególne chipy (pojedyncze płytki) do podłoża (ramka prowadząca). Zadaniem podłoża jest ochrona chipów półprzewodnikowych i umożliwienie im wymiany sygnałów elektrycznych z obwodami zewnętrznymi. Do mocowania chipów można zastosować płynne lub stałe kleje taśmowe.

03 Wzajemne połączenie

Po przymocowaniu chipa do podłoża musimy również połączyć ich punkty styku, aby uzyskać wymianę sygnału elektrycznego. Na tym etapie można zastosować dwie metody łączenia: łączenie drutowe za pomocą cienkich drutów metalowych i łączenie typu flip-chip za pomocą sferycznych bloków złota lub bloków cyny. Łączenie przewodów to tradycyjna metoda, a technologia łączenia typu flip chip może przyspieszyć produkcję półprzewodników.

04 Formowanie

Po zakończeniu podłączania chipa półprzewodnikowego konieczny jest proces formowania w celu dodania pakietu na zewnątrz chipa w celu ochrony półprzewodnikowego układu scalonego przed warunkami zewnętrznymi, takimi jak temperatura i wilgotność. Po wykonaniu formy opakowania w razie potrzeby należy umieścić w niej chip półprzewodnikowy i epoksydową masę do formowania (EMC) i uszczelnić ją. Zapieczętowany chip jest ostateczną formą.

05 Test opakowania

Chipsy, które uzyskały już ostateczną formę, muszą również przejść ostateczny test na wady. Wszystkie gotowe chipy półprzewodnikowe, które przechodzą do testu końcowego, są gotowymi chipami półprzewodnikowymi. Zostaną umieszczone w sprzęcie testowym i ustawią różne warunki, takie jak napięcie, temperatura i wilgotność, na potrzeby testów elektrycznych, funkcjonalnych i prędkości. Wyniki tych testów można wykorzystać do znalezienia defektów oraz poprawy jakości produktu i wydajności produkcji.

Ewolucja technologii pakowania

Wraz ze zmniejszaniem się rozmiaru chipów i wzrostem wymagań dotyczących wydajności, w ciągu ostatnich kilku lat w opakowaniach wprowadzono wiele innowacji technologicznych. Niektóre przyszłościowe technologie i rozwiązania w zakresie pakowania obejmują zastosowanie osadzania w tradycyjnych procesach końcowych, takich jak pakowanie na poziomie płytki (WLP), procesy uderzania i technologia warstwy redystrybucyjnej (RDL), a także technologie wytrawiania i czyszczenia front-endu produkcja wafli.

Co to jest zaawansowane opakowanie?

Tradycyjne opakowanie polega na wycięciu każdego chipsa z wafla i umieszczeniu go w formie. Pakowanie na poziomie wafla (WLP) to rodzaj zaawansowanej technologii pakowania, która polega na bezpośrednim pakowaniu chipa na wafelku. Proces WLP polega najpierw na pakowaniu i testowaniu, a następnie jednoczesnym oddzieleniu wszystkich uformowanych chipów od płytki. W porównaniu z tradycyjnymi opakowaniami zaletą WLP jest niższy koszt produkcji.

Zaawansowane opakowania można podzielić na opakowania 2D, opakowania 2,5D i opakowania 3D.

Mniejsze opakowanie 2D

Jak wspomniano wcześniej, głównym celem procesu pakowania jest przesłanie sygnału chipa półprzewodnikowego na zewnątrz, a powstałe na płytce wybrzuszenia stanowią punkty styku do przesyłania sygnałów wejściowych/wyjściowych. Te nierówności dzielą się na wchodzące i wychodzące. Pierwszy w kształcie wachlarza znajduje się wewnątrz chipa, a drugi w kształcie wachlarza znajduje się poza zasięgiem chipa. Sygnał wejścia/wyjścia nazywamy I/O (wejście/wyjście), a liczbę wejść/wyjść nazywamy liczbą wejść/wyjść. Liczba wejść/wyjść jest ważną podstawą do określenia metody pakowania. Jeśli liczba wejść/wyjść jest niska, stosowane jest opakowanie typu fan-in. Ponieważ rozmiar chipa nie zmienia się zbytnio po zapakowaniu, proces ten nazywany jest również pakowaniem w skali chipa (CSP) lub pakowaniem w skali chipa na poziomie płytki (WLCSP). Jeśli liczba wejść/wyjść jest wysoka, zwykle stosuje się pakowanie typu fan-out, a oprócz wypukłości wymagane są warstwy redystrybucji (RDL), aby umożliwić trasowanie sygnału. Jest to „opakowanie na poziomie wafla rozkładanego (FOWLP)”.

Opakowanie 2,5D

Technologia pakowania 2.5D umożliwia umieszczenie dwóch lub więcej rodzajów chipów w jednym opakowaniu, umożliwiając jednocześnie boczne kierowanie sygnałów, co może zwiększyć rozmiar i wydajność pakietu. Najpowszechniej stosowaną metodą pakowania 2,5D jest umieszczenie pamięci i układów logicznych w jednym pakiecie za pomocą krzemowej przekładki. Opakowania 2.5D wymagają podstawowych technologii, takich jak przelotki krzemowe (TSV), mikrowypukłości i RDL o drobnej podziałce.

Opakowania 3D

Technologia pakowania 3D umożliwia umieszczenie dwóch lub więcej rodzajów chipów w jednym opakowaniu, umożliwiając jednocześnie pionowe kierowanie sygnałów. Technologia ta jest odpowiednia dla mniejszych układów półprzewodnikowych o większej liczbie wejść/wyjść. TSV można stosować w przypadku chipów o dużej liczbie wejść/wyjść, a łączenie przewodów można zastosować w przypadku chipów o małej liczbie wejść/wyjść, tworząc ostatecznie system sygnałowy, w którym chipy są ułożone pionowo. Podstawowe technologie wymagane w przypadku opakowań 3D obejmują technologię TSV i mikro-wypukłości.

Jak dotąd w pełni wprowadzono osiem etapów wytwarzania produktów półprzewodnikowych: „obróbka płytek – utlenianie – fotolitografia – trawienie – osadzanie cienkich warstw – łączenie wzajemne – testowanie – pakowanie”. Od „piasku” po „chipy” technologia półprzewodnikowa to prawdziwa wersja „zamieniania kamieni w złoto”.

VeTek Semiconductor to profesjonalny chiński producentPowłoka z węglika tantalu, Powłoka z węglika krzemu, Specjalny grafit, Ceramika z węglika krzemuIInna ceramika półprzewodnikowa. Firma VeTek Semiconductor angażuje się w dostarczanie zaawansowanych rozwiązań dla różnych produktów waflowych SiC dla przemysłu półprzewodników.

Jeżeli są Państwo zainteresowani powyższymi produktami, prosimy o bezpośredni kontakt.  

Tłum: +86-180 6922 0752

WhatsAPP: +86 180 6922 0752

E-mail: anny@veteksemi.com